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Experimenteller Vergleich von Kompaktierungsstrategien für den eingebetteten Hochgeschwindigkeitstest

Studierender: Thomas Mertens

Moderne Fertigungsprozesse und Technologien erlauben es, Schaltungselemente immer kleiner und dichter auf Chips zu integrieren. Die damit verbundenen Vorteile (geringere Leistungsaufnahme, höhere Betriebsfrequenz) werden allerdings dadurch erkauft, dass diese Schaltungen anfällig selbst gegenüber sehr kleinen, natürlichen Parameterschwankungen im Herstellungsprozess werden. Zusätzlich steigt das Risiko, einen frühzeitigen Systemausfall (engl. Early Life Failure, ELF) zu erleiden. Ein Indikator für ELFs sind kleine Verzögerungsdefekte, welche als kleine Verzögerungsfehler (engl.: Small Delay Fault, SDFs) modelliert werden. SDFs können versteckt sein, d. h. sie können nicht mit der Betriebsfrequenz des Geräts erkannt werden. Deshalb nutzt man den Test mit erhöhter Betriebsfrequenz (engl.: Faster-than-at-Speed Test, FAST), um solche versteckte kleine Verzögerungsfehler (engl.: Hidden Delay Fault, HDFs) zu erkennen. Dabei wird die Schaltung im Wesentlichen übertaktet, während der Test durchgeführt wird.

Eine Herausforderung von FAST ist, dass beim Übertakten der Schaltung einige Ausgänge zum Beobachtungszeitpunkt ihre Berechnungen noch nicht abgeschlossen haben. In diesem Fall muss der Logikwert des Ausgangs als unbekannt angenommen werden. Dieser unbekannte Logikwert wird auch als X-Wert bezeichnet. X-Werte können unter FAST gehäuft auftreten, so dass die Konfiguration der Prüfpfade unter Berücksichtigung dieser X-Werte sinnvoll ist. Im Fachgebiet Datentechnik gibt es bereits Ansätze, eine Prüfpfadkonfiguration für FAST durchzuführen. Zudem werden neue Verfahren entwickelt, um beim Kompaktieren der Testantworten X-Werte zu berücksichtigen.

Aufgabenstellung

In dieser Bachelorarbeit soll eine Umgebung entwickelt werden, in welcher die verschiedenen Komponenten des FAST-Ablaufs zusammengeführt und analysiert werden. Insbesondere soll dabei untersucht werden, wie sich das Maskieren von Prüfpfaden mit vielen X-Werten auf die Fehlerabdeckung und die benötigte Testzeit auswirkt. Außerdem sollen die Kosten für die zusätzlich benötigte Infrastruktur zum Maskieren der Prüfpfade untersucht werden.

Teilaspekte

  • Einarbeitung in den Stand der Technik über FAST
  • Implementierung einer Simulationsumgebung für Prüfpfadkonfigurationen
  • Berechnen der Fehlerabdeckung anhand der Simulationen
  • Berechnen von zusätzlichen Testdaten mit Werkzeugen zur automatischen Testmustererzeugung (engl.: Automatic Test Pattern Generation, ATPG)

Voraussetzungen

  • Interesse an der Mitarbeit an einem aktuellen Forschungsthema
  • Interesse an Testverfahren von hochintegrierten Schaltungen
  • Kenntnisse in Programmiersprachen wie C++ (bevorzugt) oder Java

Literatur

  • S. Hellebrand et al. FAST-BIST: Faster-than-at-Speed BIST targeting hidden delay defects. Proceedings of the IEEE International Test Conference (ITC), 2014. pp 1-8
  • A. Singh, C. Han, X. Qian. An output compression scheme for handling X-states from over-clocked delay tests. Proceedings of the IEEE VLSI Test Symposium (VTS), 2010. pp 57-62

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offene Abschlussarbeiten
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Gruppenleitung

Sybille Hellebrand

Datentechnik

Leiterin der Arbeitsgruppe

Prof.
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