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FPGA-Board

Die Arbeitsgruppe Datentechnik arbeitet schwerpunktmäßig an Methoden und Werkzeugen zur Unterstützung von Test und Diagnose integrierter Systeme sowie an Verfahren für den fehlertoleranten Entwurf und den Nachweis von Fehlertoleranzeigenschaften. Bei heutigen "Nanochips" führen extreme Parameterschwankungen und eine erhöhte Störanfälligkeit gegenüber äußeren Störeinflüssen dazu, dass der Anteil der korrekten Chips an allen gefertigten Chips (Ausbeute) kontinuierlich abnimmt. Um diese Entwicklung abzumindern, werden einerseits innovative integrierte Diagnoseverfahren benötigt, die möglichst schnell Produktionsprobleme identifizieren können. Andererseits muss ein robuster Chipentwurf Defekte und Störungen in gewissem Umfang tolerieren können. Dadurch ergeben sich aber wieder besondere Herausforderungen an die Testverfahren, die zum Aussortieren nicht funktionsfähiger Chips benötigt werden.

Neue Stellenausschreibung Wissenschaftliche Mitarbeiterin / Wissenschaftlichen Mitarbeiter

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Abschlussvortrag am 01.08.2018

Veröffentlicht von Alexander Sprenger (alsp) am 12.7.2018
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Manuel Boschmann hält am Mittwoch, den 01.08.2018 seinen Abschlussvortrag zu seiner Bachelorarbeit mit dem Titel:

Implementierung und Analyse eines rekonfigurierbaren X-toleranten Signaturregisters

Der Vortrag findet um 14:00 Uhr im Raum P1.6.17.1 statt. Alle interessierten sind herzlich eingeladen an dem Vortrag teilzunehmen.

Kurzfassung:

Der Hochgeschwindigkeitstest untersucht die zu testende Schaltung auf kleine Verzögerungsfehler. Dieser Fehlertyp kann auf einen frühzeitigen Systemausfall hindeuten. Deshalb ist es für Anwendungen mit hohen Anforderungen an Zuverlässigkeit wichtig, dass diese Fehler erkannt werden. Eine Herausforderung sind variierende X-Raten, die durch Verwendung unterschiedlicher Beobachtungszeitpunkte entstehen. Die bestehende Ansätze zum Verarbeiten von X-Werten sind nicht geeignet, diese variierende X-Werte effizient zu verarbeiten. Daher wurde das in dieser Arbeit vorgestellte rekonfigurierbare Signaturregister implementiert und analysiert. Der Lösungsansatz ist, dass ein rekonfigurierbares Signaturregister verwendet wird, und die Prüfpfade aufsteigend nach X-Raten sortiert werden. Während des Hochgeschwindigkeitstest, z. B. nach der Hälfte der Beobachtungszeitpunkte, teilt sich das rekonfigurierbare Signaturregister in mehrere kleine Signaturregister auf. Da die Prüfpfade aufsteigend sortiert sind, laufen in das erste Signaturregister die Prüfpfade mit den niedrigsten X-Raten und in das letzte Signaturregister die Prüfpfade mit den höchsten X-Raten. Wenn nur das erste Signaturregister berücksichtigt wird, und die restlichen Signaturregister vernachlässigt werden, soll so eine hohe Fehlereffizienz bei gleichzeitig niedrigem Zwischensignaturspeicher erreicht werden.

Da man das charakteristische Polynom des rekonfigurierbaren Signaturregisters anpassen muss, sobald dieses sich aufteilt, wurde erst die Auswirkung des charakteristischen Polynoms auf die Fehlereffizienz und die Zwischensignaturspeichergröße untersucht. Die Simulationsergebnisse haben gezeigt, dass die Auswahl des charakteristischen Polynoms die Fehlereffizienz steigern kann. Außerdem hat sich herausgestellt, dass eine hohe Fehlereffizienz auch bedeutet, dass viel Zwischensignaturspeicher benötigt wird. In einem Beispiel wurde die Fehlereffizienz durch Veränderung des charakteristischen Polynom um 6,7% gesteigert. Allerdings ist auch der Zwischensignaturspeicherplatz um 4,5% gestiegen. Auch die Signaturregistergröße beeinflusst die Beobachtungsgrößen stark. Je kleiner das Signaturregister ist, desto höher ist die Fehlereffizienz.

Bei der Analyse des rekonfigurierbaren Signaturregisters ist aufgefallen, dass eine Korrelation zwischen X-Bits und D-Bits vorhanden ist. Daher ist die Fehlereffizienz des ersten Signaturregisters, in das die Prüfpfade mit den niedrigen X-Raten laufen, zu niedrig, so dass das rekonfigurierbare Signaturregister als ganzes betrachtet werden muss. Die Fehlereffizienz eines rekonfigurierten Signaturregisters, bei dem kein einzelnes Signaturregister vernachlässigt wird, ist höher als die Fehlereffizienz eines nicht-rekonfigurierbaren Signaturregisters der gleichen Größe. Dies kann ausgenutzt werden, um die Fehlereffizienz während des Hochgeschwindigkeitstest zu erhöhen, unter Wiederverwendung des Signaturregisters eines anderen Tests.

Zuletzt geändert am: 12.7.2018 um 15:28

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