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FPGA-Board

Die Arbeitsgruppe Datentechnik arbeitet schwerpunktmäßig an Methoden und Werkzeugen zur Unterstützung von Test und Diagnose integrierter Systeme sowie an Verfahren für den fehlertoleranten Entwurf und den Nachweis von Fehlertoleranzeigenschaften. Bei heutigen "Nanochips" führen extreme Parameterschwankungen und eine erhöhte Störanfälligkeit gegenüber äußeren Störeinflüssen dazu, dass der Anteil der korrekten Chips an allen gefertigten Chips (Ausbeute) kontinuierlich abnimmt. Um diese Entwicklung abzumindern, werden einerseits innovative integrierte Diagnoseverfahren benötigt, die möglichst schnell Produktionsprobleme identifizieren können. Andererseits muss ein robuster Chipentwurf Defekte und Störungen in gewissem Umfang tolerieren können. Dadurch ergeben sich aber wieder besondere Herausforderungen an die Testverfahren, die zum Aussortieren nicht funktionsfähiger Chips benötigt werden.

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Gastvortrag in unserem Forschungsseminar

Veröffentlicht von Matthias Kampmann (matkam) am 30.6.2017
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Am 11.7. wird Prof. Wenjing Rao von der University of Illinois, Chicago, USA, einen Gastvortrag bei uns im Fachgebiet halten. Der Titel des Vortrags lautet

Guaranteed k-Fault Tolerance in Scalable Systems

Kurzfassung:
This talk will cover some of our work of fault tolerance on scalable systems. We assume a system to mostly restricted to local interconnects (so as to be scalable), and consist of regular and spare Processing Elements (PE’s).  Fault tolerance is assumed to be achieved by using spares to replace the faulty PE’s, and a repair can be carried out by a “chain of replacements”, starting with a spare, each taking over the task of the next one, to eventually reaching a faulty PE. Our focus is to derive the properties of such a system, and conditions for it to tolerate any k faults.

Based on a Task-PE relationship model, the dynamics of such replacement chain usage can be fully analyzed and predicted. This makes it possible to calculate precisely how a repair will affect all the other potential repairs in the future, and to determine whether the system remains repairable for subsequent faults. Overall, two equivalent conditions (both necessary and sufficient) are proven for such a system to be guaranteed k-FT. Particularly, it can be shown that all k faults are repairable, assuming repair is conducted immediately after every fault occurrence, regardless of the repair choices.

We further propose a physical implementation of the system, where each PE is assigned to a Router in the neighborhood. A localized Auxiliary Network is used to provide assignments flexibilities between each Router and its
peripheral PE’s. Faulty PE’s are repaired via spare PE’s in the array, and replacement chains are implemented by shifting the assignments between Routers and PE’s.  This architecture is isomorphic to the Task-PE model, thus can be designed to deliver a proven level of k-fault tolerance capability, while being scalable in hardware and interconnect overheads.

Prof. Rao ist seit 2008 Associate Professor im ECE Department der UIC, nachdem sie ihren Doktor an der University of California, San Diego, USA, gemacht hat. Ihre Forschungsinteressen umfassen den Test digitaler Systeme, Fehler- und Defekttoleranz, Verlässlichkeit von Nanoelektronischen Systemen, VLSI-Entwurf, sowie Hardware Security.

Der Vortrag findet um 10 Uhr im Raum P1.3.01 statt. Alle Interessierten sind hierzu herzlich eingeladen!

Zuletzt geändert am: 30.6.2017 um 17:26

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offene Abschlussarbeiten
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Gruppenleitung

Sybille Hellebrand

Datentechnik

Leiterin der Arbeitsgruppe

Prof.
Telefon:
(+49) 5251 60-4259
Fax:
(+49) 5251 60-4221
Büro:
P1.6.08.1 (Karte)

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