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FPGA-Board

Die Arbeitsgruppe Datentechnik arbeitet schwerpunktmäßig an Methoden und Werkzeugen zur Unterstützung von Test und Diagnose integrierter Systeme sowie an Verfahren für den fehlertoleranten Entwurf und den Nachweis von Fehlertoleranzeigenschaften. Bei heutigen "Nanochips" führen extreme Parameterschwankungen und eine erhöhte Störanfälligkeit gegenüber äußeren Störeinflüssen dazu, dass der Anteil der korrekten Chips an allen gefertigten Chips (Ausbeute) kontinuierlich abnimmt. Um diese Entwicklung abzumindern, werden einerseits innovative integrierte Diagnoseverfahren benötigt, die möglichst schnell Produktionsprobleme identifizieren können. Andererseits muss ein robuster Chipentwurf Defekte und Störungen in gewissem Umfang tolerieren können. Dadurch ergeben sich aber wieder besondere Herausforderungen an die Testverfahren, die zum Aussortieren nicht funktionsfähiger Chips benötigt werden.

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Vortrag im Forschungsseminar

Veröffentlicht von Matthias Kampmann (matkam) am 20.6.2018
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Am Donnerstag, den 5 Juli, wird Moritz Schniedermann den Abschlussvortrag seiner Masterarbeit SAT-basierte Testmustererzeugung für Verzögerungsfehler halten. Der Vortrag findet um 9:30 Uhr in unserem Seminarraum (P1.6.17.1) statt. Alle interessierten sind hierzu herzlich eingeladen!

Kurzfassung:

Der Test auf Verzögerungsfehler für hochintegrierte Schaltungen ist unverzichtbar. In modernen Schaltungen treten vermehrt kleine Verzögerungsfehler auf die während des Schaltungstests nicht zu einem Fehlverhalten führen. Sie können jedoch ein Anzeichen für einen vorzeitigen Ausfall der Schaltung sein. Der Hochgeschwindigkeitstest ist eine Möglichkeit eine Schaltung auf kleine Verzögerungsfehler unter Verwendung einer erhöhten Betriebsfrequenz zu testen. Infolgedessen ergibt sich jedoch die Herausforderung, dass unbekannte Werte (X-Werte) in den Testantworten vorhanden sind.

Ziel dieser Arbeit ist der Entwurf einer SAT-basierten Testmustererzeugung für Verzögerungsfehler. SAT-basierte Ansätze transformieren das Problem der Testmustererzeugung in das der booleschen Erfüllbarkeit. Die Flexibilität und Effizienz dieses Verfahrens soll ausgenutzt werden, um das Modell des Übergangsfehlers zu erweitern. Zusätzliche Randbedingungen führen den Prozess der Erzeugung eines Testmusters, sodass Optimierungsziele für den Hochgeschwindigkeitstest definiert werden können. Eine Reduzierung der Schaltaktivität einzelner Pfade soll die Entstehung von X-Werten verringern. Ergebnisse zeigen, dass die Testbarkeit der kleinen Verzögerungsfehler im Durchschnitt verbessert und die Anzahl der X-Werte reduziert werden kann.

Zuletzt geändert am: 20.6.2018 um 16:03

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